Cadence PCB設計解決方案集成在以下產品中：
Cadence Allegro PCB Design LXL和GXL
Cadence OrCAD PCB Designer、Cadence OrCAD PCB Designer with PSpice以及Cadence OrCAD PCB Designer Basics
Cadence OrCAD EE Designer 和 Cadence OrCAD EE Designer Plus
優點
可靠、可升級、可節約成本的PCB編輯和布線解決方案，并隨設計的需求而時刻更新
提供從基礎/高級布局和布線到戰略性規劃和全局布線的完整的互聯環境
使用高速規則/約束加快高級設計
包含一套全面的功能組合
包含一個從前端到后端的約束管理系統，用于約束創建、管理和確認
通過應用軟件的整合提高設計效率
可實現前端到后端的緊密結合
功能特性
PCB編輯器技術
PCB編輯環境
Cadence PCB設計解決方案的核心是PCB編輯器，這是一種直觀的、易于使用的、約束導向型的環境，方便用戶創建和編輯從簡單到復雜的PCB。它廣泛的功能組合解決了當今設計和制造中存在的各種問題。該PCB編輯器提供了強大而靈活的布局規劃工具，基于Allegro平臺的PCB設計分割技術提供了同步設計功能，其功能可縮短布線時間，并加速產品更早的上市，強大的基于形狀的走線推擠功能帶來了高生產效率的互聯環境，同時可實時地顯示長度和時序容限，動態鋪銅功能提供了在放置和布線迭代時的實時鋪地填充和修復功能，該PCB編輯器還可以產生全套底片加工，裸板裝配和測試輸出，包括Gerber 274x、NC drill和各種格式的裸板測試，見圖1。
約束管理
約束管理系統實時地顯示了物理/間距和高速規則以及它們的狀態，根據設計當前所處的狀態，并且可適用于設計過程的任一階段，每個工作表提供了一個電子數據表界面，能夠讓用戶以層級的方式進行定義，管理和確認不同的規則。這種強大的功能應用可以讓設計師用圖形創建、編輯和評估約束集，使其作為圖形的拓撲結構，當作理想的實現策略的電子藍圖。一旦約束被提交到數據庫中，它們就可被用來驅動信號線的放置和布線過程。該約束管理系統是完全集成到PCB編輯器中，而約束可以隨著設計過程的進行而被實時地確認，確認過程的結果是用圖形化的方式表示約束條件是否滿足。滿足約束用綠色顯示，不滿足約束就用紅色顯示，這可使設計師可以及時地看到設計的進度，以及因電子數據表中任何設計變動而產生的影響。
布圖規劃與布局
約束和規則驅動的方法有利于強大而靈活的布局功能，包括互動和自動的元件布局，工程師或設計師可以在設計輸入或布圖規劃階段將元件或支電路分配到特定的區域，可以通過REF、封裝方式、相關信號名、零件號碼或原理圖表/頁面號碼來過濾或選擇元件。當今的電路板上有成千上萬種元器件，需要精確的管理，通過實時的器件裝配分析和反饋，得以實現器件裝配時從整體上來考慮并滿足EMS規則，以提高設計師的設計速度和效率。DFA(可裝配型設計)分析。Allegro PCB Design XL和GXL有提供實現了在互動式元件放置時，實時地進行DFA規則檢查，基于一個器件類型和封裝排列的二維電子表格，DFA可以實時地檢查器件的邊到邊，邊到端或端到端的距離是否違反最小要求，使得PCB設計師可以同步地放置元器件以實現最優的可布線性，可生產性和信號時序要求。
2、如何執行寫在文件中的SKILL函數和命令？
首先，我們按照上面的方法運行SKILL命令行解釋器，然后輸入getSkillPath()， 回車后，可以看到返回一個路徑的列表，如果我們的SKILL文件放在這些路徑下，就可以直接使用load()函數加載使用，如果你的SKILL文件沒有在其中的一個路徑下，就需要帶上絕對路徑，這個地方大家需要注意‘/’和‘\’的區別，我不想做什么理論描述，看看下面的例子：
假如你有一個文件放在C：下，名字為test.il， 一般SKILL文件都以.il為后綴
使用Ultra-Editor打開文件，輸入如下內容：
procedure( tr_Example_1()
prog( ()
;打印一串字符
printf("Let's go today.\n")
;彈出一個對話框
axlUIConfirm("Hello, SKILL...\n")
return(t)
))
然后在SKILL解釋器界面下加載SKILL文件如下：
load("C:/test.il")
或者
load("C:\\test.il")
接下來運行tr_Example_1()， 回車，看看什么結果。
3、總結上面的例子（我們學到了什么？）
一、SKILL文件的擴展名一般為.il，通過load()函數可以加載SKILL文件
二、SKILL文件放在一些特定的路徑下可以直接加載，不需要輸入絕對路徑，直接輸入文件名即可, load("test.il")
三、帶絕對路徑加載SKILL文件，一般輸入一個/來隔開路徑， 如果需要使用\，則需要輸入兩個，\代表轉義，\\表示一個\。
四、使用procedure可以定義一個SKILL函數，上面的例子， 函數名為tr_Example_1，注意函數名后的括號和函數名之間不要有空格。
五、我們可以很方便的在SKILL解釋器中單步調試SKILL語句，例如：上面函數體中的printf("Let's go today.\n")可以直接在SKILL解釋器下運行，當然axlUIConfirm("Hello, SKILL...\n")也可以，其中函數體中的注釋為以分號開始的行，此為單行注釋。
六、我們還可以使用像C語言的注釋一樣/* */來進行模塊注釋，但是不要出現兩個/* */注釋的嵌套。
4、我寫這么清楚，相信大家還會輸入錯誤，下面有一個附件，大家可以下載直接加載， 哈哈， 注意一切都是英文的逗號，引號！
5、和大家開個玩笑，如果讓我知道了SKILL可以單行運行，我就會將它的所有函數在SKILL命令行運行一次，他的函數在什么地方， 請直接參考文檔：（在你Allegro的安裝路徑下搜索如下路徑）
D:\Cadence\SPB_15.5.1\doc\sklangref\sklangref.pdf
初學者文檔：
D:\Cadence\SPB_15.5.1\doc\sklanguser\sklanguser.pdf]]>
帶有PSpice的OrCAD PCB Designer和OrCAD PCB Designer具有通過時間檢驗和新型OrCAD技術，是具有全功能的工具套件。新型OrCAD PCB Editor具有這兩種功能，它是一個由Cadence Allegro PCB編輯器演變成的規則驅動PCB設計編輯工具。
OrCAD PCB Designer還包括自動布線程序和設計輸入工具--SPECCTRA的OrCAD Capture。Capture為創建、編輯復雜、多層PCB提供了一個互動的環境。帶有Pspice的PCB Designer合并了PSpice A/D用于模擬/混合信號仿真。這兩套產品有助于小項目組提高生產力，更容易地擴大到下一個技術層，并與設計能力保持同步增長。另外，OrCAD 10.3還為OrCAD Capture、OrCAD Layout和Pspice引進新的功能和技術。
含OrCAD PCB Designer的OrCAD 10.3版本將在11月份投入使用，使OrCAD產品線到Cadence Allegro 200系列，再到Allegro 600系列的升級更容易實現，無需翻譯設計數據或改變使用模塊。OrCAD產品的銷售由供應商通過世界范圍的網絡來完成
]]>Cadence 設計系統公司執行副總裁兼總經理萊維·列夫(Lavi Lev)說：“結合了Cadence Virtuoso和Encounter平臺的功能，Allegro平臺能使半導體和系統領域的客戶克服設計鏈協作和高速系統互連設計中內在的挑戰。” 虛擬的系統互連聯合設計方法 “系統互連”一詞是指信號邏輯的，物理的和電的互連，它與反饋路徑和電源供電系統相關聯。信號穿行于不同的IC輸入/輸出緩沖器之間，跨越芯片的緩沖管腳，封裝襯底，連接器和PCB系統互連線的設計和分析應用常常貫穿于IC、IC封裝和PCB三個不同制作過程。 Allegro平臺提供了一個先進的聯合設計方法，它提供了貫穿于全部三個制造過程的設計，建模和系統互連分析。該方法運用系統互連，包括了詳細的說明，探查，設計，實現，驗證，制造和糾錯。該設計方法的核心是被Cadence定義為虛擬系統互連(VSIC)模式，它描述了整個互連的過程。VSIC模式被用來捕捉最初的設計意圖，充分考慮到整個設計過程中各種不同的互連組件功能的實現。通過VSIC模式，工程師們能夠在整個設計的前后過程中設計和實現系統互聯的每一部分。 Allegro聯合設計平臺鏈接IC和封裝 在系統互連設計中至關重要的鏈接缺失存在于IC和封裝之間。Allegro Package Designer和Allegro Package SI新技術支持IC緩沖陣列和芯片管腳設計以及分析的能力，它考慮到了輸入/輸出緩沖器的位置，封裝技術規則和電性能的目標。Allegro Package Designer也支持一個工程變化的工藝，它確保IC和封裝的界面在兩個設計領域中完全一樣，這就避免了掩膜反復重新生成的風險。 芯片的封裝，以及他們面向的片上系統和封裝系統，要求越來越高的集成度，迫切需要面向貫穿整個設計鏈的系統互連聯合設計和分析。ChipPAC設計和分析的副經理布雷特·澤漢(Bret Zahn)表示，ChipPAC的封裝技術和有關增強的半導體解決方案受益于Cadence Allegro平臺，這是因為它支持貫穿于IC、封裝和PCB整個系統互連過程的快速實現，建模和分析，可以節省時間和成本。 據介紹，Allegro平臺集合了所有現有的Cadence面向IC封裝和PCB設計的技術，其中包括Allegro PCB SI一個，集成的為工程師創造復雜數字PCB系統和IC封裝設計的高速設計和分析環境。該平臺還包括一個通用的約束管理系統，貫穿于層次化原理圖設計輸入，高速的設計和分析，以及世界領先的IC封裝和PCB布線系統。 PCI Express設計鏈加速了獲益時間 Cadence表示，Allegro平臺將會給電子工業帶來許多益處。其中一個受益領域就是PCI Express技術解決方案的開發。PCI Express設計鏈是一個面向基于Allegro系統互連平臺采用VSIC模式實現PCB設計的方法。它將被系統公司用作一個設計的起點，當實際的PCB互連實現之后，它會更精確。通過與IC和系統客戶之間的緊密協作，Cadence將會建立起IC供應商和系統客戶之間的設計鏈協作。 Altera公司的技術服務副主管文斯·胡(Vince Hu)表示，直到現在，EDA的解決方案缺少支持IC、封裝和PCB設計團隊之間協作的能力。Cadence Allegro平臺致力于解決這些聯合設計所面臨的問題，它將加速我們共同的客戶使用PCI Express系統互連和Altera FPGA設備來成功實現設計。 該設計鏈也支持面向特殊IC的嵌入式硅成套設計。由于這一便利，客戶可以應用Intel的下一代芯片組進行設計，如Altera的Stratix GX FPGA和Cadence Services PCI Express Serdes。]]>
可以進行全套底片加工，裸板裝配和測試輸出，包括各種格式的Gerber 274x，NC drill和裸板測試，更重要的是，CADENCE通過其Valor ODB++界面，還包含Valor Universal Viewer，支持業界倡導的Gerber-less制造， ODB++數據格式可創建精確而可靠的制造數據，進行高質量的Gerber-less制造。
PCB自動布線器技術
自動化的互聯環境
設計復雜度，密度和高速布線約束的提高使PCB的手動布線既困難又耗時，復雜的互聯布線問題通過強大的，自動化的技術得以解決，這種強大的，經實踐證明的自動布線器含有一種批量布線模式，含有眾多的用戶可定義的布線策略，以及自動的策略調整，互動的布線環境，具有實時互動走線推擠特性，有助于對走線的快速編輯，具有廣泛的布圖規劃功能和完整的元件放置特點的互動式放置環境，使得無需切換應用程序就可以進行放置變更，優化布線，通過使用自動交互式布圖規劃和放置功能，設計師可以提高布線質量和效率，這與元件布局直接相關，此外，廣泛的規則集讓設計師可以控制范圍廣泛的約束，從默認的板級規則到按照線路種類的規則，再到區域規則，Allegro產品提供的高速布線能力能夠解決線路安排，時序，串擾，布線層的設置，和當今高速電路所需要的特殊器件要求。
自動布線
高級自動布線技術提供了強大的，基于形狀的自動布線，有快速，高效率等特點，它的布線算法可對于類型廣泛的PCB互連挑戰，從簡單到復雜，從低密度到高密度，并可滿足高速約束的需要，這些強大的算法最高效率地使用了布線區域，為了給各種情形找到最佳的布線方案，布線器使用一種多通路，重視成本，可解決沖突的算法，廣泛的規則集提供了物理和電子約束控制的能力，廣泛的規則集具有解決設計中各種布線元素的特定規則的靈活性，用戶可以定義滿足通用物理/間距線路規則所需的規則，和復雜，層級高速規則的分類規則，見圖5，
可制造性設計
制造性設計能力可以大大提高制造的良品率，制造算法提供了伸展功能，能夠根據可用空間自動地加大銅皮間隙，自動銅皮伸展，將銅皮重新定位，創造銅皮與引腳，銅皮與SMD焊盤，以及相鄰銅皮之間的額外空間，從而提高可制造性，用戶可以靈活地定義各種范圍的間距值，或者使用默認值， 臨近的拐角和測試點可以被添加到布線過程中，制造算法會自動使用最優的規則范圍，從最大值開始直到最小值，測試點插入可自動添加到可以測試的導孔或焊盤作為測試點，可測試的導孔可以在前端，后端或PCB的兩邊被探測到，支持單面和蛤殼式測試器，設計師可以根據它們的制造需要，靈活選擇測試點插入方法，為了避免昂貴的測試設備調整，測試點可以是，固定，的，測試點約束包括測試探測表面，導孔尺寸，導孔柵格，和最小的中心間距。
互動式布線編輯
布線編輯器可以簡化走線編輯過程，隨著新的走線，推擠功能會自動推開原有的走線，圍繞引腳進行布線，使用推擠功能，設計師可以沿著現有的走線移動原有的走線部分或導孔，并且在必要的時候推到其它引腳和導孔前端，重像功能使其更容易評估假定的情況，隨著走線部分或導孔在指針控制下移動，周圍的走線就會被推擠和動態顯示，這樣經調整的布線可以在接收最終配置前被評估，布線編輯器非常適合密集的多層電路板，有效導孔的位置很難發現，只要在選定的地點點擊兩次就可以定位導孔，可能的話，可以通過將走線推擠到所需的板層上創造出可選地點，如果不可行，布線編輯器會顯示出DRC，并顯示附近的有效導孔位置，此外，復制布線功能可以讓現有的布線被復制，以完成未布線的總線連接，簡化總線的創建。
布局編輯
布局編輯器讓設計師迅速放置元件的同時可以同步評估空間，邏輯流程和擁擠度，移動模式讓元件可以被作為單一元件或群組進行翻轉，旋轉，排列，推擠和移動，指導布局模式選擇具有最高連通性的元件，計算出其最理想的位置，而不會破壞設計規則或約束，用戶可以拒絕也可以接受該位置， 只要直接輸入XY軸位置就可以放置元件， 這種功能對于放置連接器和有固定位置的元件特別實用，密度分析可以通過將PCB與顯示區域范圍的色圖，從高度擁擠到輕微擁擠的區域，重疊，圖形化地顯示了電路的擁擠度，這有助于確認在哪里進行布局調整，以緩解擁擠度，并提高布線完成率，見圖6。
高速約束
高速布線約束和算法能夠滿足當今高速電路的差分對，線路布局，時序，串擾，布線層的設置和特殊的幾何要求，對于差分對布線，用戶只需定義兩個走線之間的間距，而自動布線器會解決剩下的一切，布線算法可以智能地處理導孔周圍或之間的布線， 并自動順應指定的長度或時序標準，自動網絡屏蔽被用于降低噪聲敏感型線路中存在的干擾，不同的設計規則可以被應用于設計的不同部分，例如，用戶可以在設計的走線部分指定嚴格的間距規則，而在其它地方指定沒那么嚴格的規則。
]]>EDA技術是在電子CAD技術基礎上發展起來的計算機軟件系統，是指以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處理及智能化技術的最新成果，進行電子產品的自動設計。
利用EDA工具，電子設計師可以從概念、算法、協議等開始設計電子系統，大量工作可以通過計算機完成，并可以將電子產品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成。
現在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產、生物、醫學、軍事等各個領域，都有EDA的應用。目前EDA技術已在各大公司、企事業單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術。本文所指的EDA技術，主要針對電子電路設計、PCB設計和IC設計。
EDA設計可分為系統級、電路級和物理實現級。
2 EDA常用軟件
EDA工具層出不窮，目前進入我國并具有廣泛影響的EDA軟件有：multiSIM7（原EWB的最新版本）、PSPICE、OrCAD、PCAD、Protel、Viewlogic、Mentor、Graphics、Synopsys、LSIIogic、Cadence、MicroSim等等。這些工具都有較強的功能，一般可用于幾個方面，例如很多軟件都可以進行電路設計與仿真，同進還可以進行PCB自動布局布線，可輸出多種網表文件與第三方軟件接口。下面按主要功能或主要應用場合，分為電路設計與仿真工具、PCB設計軟件、IC設計軟件、PLD設計工具及其它EDA軟件，進行簡單介紹。
2.1 電子電路設計與仿真工具
我們大家可能都用過試驗板或者其他的東西制作過一些電子制做來進行實踐。但是有的時候，我們會發現做出來的東西有很多的問題，事先并沒有想到，這樣一來就浪費了我們的很多時間和物資。而且增加了產品的開發周期和延續了產品的上市時間從而使產品失去市場競爭優勢。有沒有能夠不動用電烙鐵試驗板就能知道結果的方法呢？結論是有，這就是電路設計與仿真技術。
說到電子電路設計與仿真工具這項技術，就不能不提到美國，不能不提到他們的飛機設計為什么有很高的效率。以前我國定型一個中型飛機的設計，從草案到詳細設計到風洞試驗再到最后出圖到實際投產，整個周期大概要10年。而美國是1年。為什么會有這樣大的差距呢？因為美國在設計時大部分采用的是虛擬仿真技術，把多年積累的各項風洞實驗參數都輸入電腦，然后通過電腦編程編寫出一個虛擬環境的軟件，并且使它能夠自動套用相關公式和調用長期積累后輸入電腦的相關經驗參數。這樣一來，只要把飛機的外形計數據放入這個虛擬的風洞軟件中進行試驗，哪里不合理有問題就改動那里，直至最佳效果，效率自然高了，最后只要再在實際環境中測試幾次找找不足就可以定型了，從他們的波音747到F16都是采用的這種方法。空氣動力學方面的數據由資深專家提供，軟件開發商是IBM，飛行器設計工程師只需利用仿真軟件在計算機平臺上進行各種仿真調試工作即可。同樣，他們其他的很多東西都是采用了這樣類似的方法，從大到小，從復雜到簡單，甚至包括設計家具和作曲，只是具體軟件內容不同。其實，他們發明第一代計算機時就是這個目的（當初是為了高效率設計大炮和相關炮彈以及其他計算量大的設計）。
電子電路設計與仿真工具包括SPICE/PSPICE；multiSIM7；Matlab；SystemView；MMICAD LiveWire、Edison、Tina Pro Bright Spark等。下面簡單介紹前三個軟件。
①SPICE（Simulation Program with Integrated Circuit Emphasis）：是由美國加州大學推出的電路分析仿真軟件，是20世紀80年代世界上應用最廣的電路設計軟件，1998年被定為美國國家標準。1984年，美國MicroSim公司推出了基于SPICE的微機版PSPICE（Personal-SPICE）。現在用得較多的是PSPICE6.2，可以說在同類產品中，它是功能最為強大的模擬和數字電路混合仿真EDA軟件，在國內普遍使用。最新推出了PSPICE9.1版本。它可以進行各種各樣的電路仿真、激勵建立、溫度與噪聲分析、模擬控制、波形輸出、數據輸出、并在同一窗口內同時顯示模擬與數字的仿真結果。無論對哪種器件哪些電路進行仿真，都可以得到精確的仿真結果，并可以自行建立元器件及元器件庫。
②multiSIM（EWB的最新版本）軟件：是Interactive Image Technologies Ltd在20世紀末推出的電路仿真軟件。其最新版本為multiSIM7，目前普遍使用的是multiSIM2001，相對于其它EDA軟件，它具有更加形象直觀的人機交互界面，特別是其儀器儀表庫中的各儀器儀表與操作真實實驗中的實際儀器儀表完全沒有兩樣，但它對模數電路的混合仿真功能卻毫不遜色，幾乎能夠100%地仿真出真實電路的結果，并且它在儀器儀表庫中還提供了萬用表、信號發生器、瓦特表、雙蹤示波器（對于multiSIM7還具有四蹤示波器）、波特儀（相當實際中的掃頻儀）、字信號發生器、邏輯分析儀、邏輯轉換儀、失真度分析儀、頻譜分析儀、網絡分析儀和電壓表及電流表等儀器儀表。還提供了我們日常常見的各種建模精確的元器件，比如電阻、電容、電感、三極管、二極管、繼電器、可控硅、數碼管等等。模擬集成電路方面有各種運算放大器、其他常用集成電路。數字電路方面有74系列集成電路、4000系列集成電路、等等還支持自制元器件。MultiSIM7還具有I-V分析儀（相當于真實環境中的晶體管特性圖示儀）和Agilent信號發生器、Agilent萬用表、Agilent示波器和動態邏輯平筆等。同時它還能進行VHDL仿真和Verilog HDL仿真。
③MATLAB產品族：它們的一大特性是有眾多的面向具體應用的工具箱和仿真塊，包含了完整的函數集用來對圖像信號處理、控制系統設計、神經網絡等特殊應用進行分析和設計。它具有數據采集、報告生成和MATLAB語言編程產生獨立C/C++代碼等功能。MATLAB產品族具有下列功能：數據分析；數值和符號計算、工程與科學繪圖；控制系統設計；數字圖像信號處理；財務工程；建模、仿真、原型開發；應用開發；圖形用戶界面設計等。MATLAB產品族被廣泛應用于信號與圖像處理、控制系統設計、通訊系統仿真等諸多領域。開放式的結構使MATLAB產品族很容易針對特定的需求進行擴充，從而在不斷深化對問題的認識同時，提高自身的競爭力。
2.2 PCB設計軟件
PCB（Printed-Circuit Board）設計軟件種類很多，如Protel、OrCAD、Viewlogic、PowerPCB、Cadence PSD、MentorGraphices的Expedition PCB、Zuken CadStart、Winboard/Windraft/Ivex-SPICE、PCB Studio、TANGO、PCBWizard（與LiveWire配套的PCB制作軟件包）、ultiBOARD7（與multiSIM2001配套的PCB制作軟件包）等等。
目前在我國用得最多當屬Protel，下面僅對此軟件作一介紹。
Protel是PROTEL（現為Altium）公司在20世紀80年代末推出的CAD工具，是PCB設計者的首選軟件。它較早在國內使用，普及率最高，在很多的大、中專院校的電路專業還專門開設Protel課程，幾乎所在的電路公司都要用到它。早期的Protel主要作為印刷板自動布線工具使用，其最新版本為Protel DXP，現在普遍使用的是Protel99SE，它是個完整的全方位電路設計系統，包含了電原理圖繪制、模擬電路與數字電路混合信號仿真、多層印刷電路板設計（包含印刷電路板自動布局布線），可編程邏輯器件設計、圖表生成、電路表格生成、支持宏操作等功能，并具有Client/Server（客戶/服務體系結構）， 同時還兼容一些其它設計軟件的文件格式，如ORCAD、PSPICE、EXCEL等。使用多層印制線路板的自動布線，可實現高密度PCB的100%布通率。Protel軟件功能強大（同時具有電路仿真功能和PLD開發功能）、界面友好、使用方便，但它最具代表性的是電路設計和PCB設計。
2.3 IC設計軟件
IC設計工具很多，其中按市場所占份額排行為Cadence、Mentor Graphics和Synopsys。這三家都是ASIC設計領域相當有名的軟件供應商。其它公司的軟件相對來說使用者較少。中國華大公司也提供ASIC設計軟件（熊貓2000）；另外近來出名的Avanti公司，是原來在Cadence的幾個華人工程師創立的，他們的設計工具可以全面和Cadence公司的工具相抗衡，非常適用于深亞微米的IC設計。下面按用途對IC設計軟件作一些介紹。
①設計輸入工具
這是任何一種EDA軟件必須具備的基本功能。像Cadence的composer，viewlogic的viewdraw，硬件描述語言VHDL、Verilog HDL是主要設計語言，許多設計輸入工具都支持HDL（比如說multiSIM等）。另外像Active-HDL和其它的設計輸入方法，包括原理和狀態機輸入方法，設計FPGA/CPLD的工具大都可作為IC設計的輸入手段，如Xilinx、Altera等公司提供的開發工具Modelsim FPGA等。
②設計仿真工作
我們使用EDA工具的一個最大好處是可以驗證設計是否正確，幾乎每個公司的EDA產品都有仿真工具。Verilog-XL、NC-verilog用于Verilog仿真，Leapfrog用于VHDL仿真，Analog Artist用于模擬電路仿真。Viewlogic的仿真器有：viewsim門級電路仿真器，speedwaveVHDL仿真器，VCS-verilog仿真器。Mentor Graphics有其子公司Model Tech出品的VHDL和Verilog雙仿真器：Model Sim。Cadence、Synopsys用的是VSS（VHDL仿真器）。現在的趨勢是各大EDA公司都逐漸用HDL仿真器作為電路驗證的工具。
③綜合工具
綜合工具可以把HDL變成門級網表。這方面Synopsys工具占有較大的優勢，它的Design Compile是作為一個綜合的工業標準，它還有另外一個產品叫Behavior Compiler，可以提供更高級的綜合。
另外最近美國又出了一個軟件叫Ambit，據說比Synopsys的軟件更有效，可以綜合50萬門的電路，速度更快。今年初Ambit被Cadence公司收購，為此Cadence放棄了它原來的綜合軟件Synergy。隨著FPGA設計的規模越來越大，各EDA公司又開發了用于FPGA設計的綜合軟件，比較有名的有：Synopsys的FPGA Express， Cadence的Synplity， Mentor的Leonardo，這三家的FPGA綜合軟件占了市場的絕大部分。
④布局和布線
在IC設計的布局布線工具中，Cadence軟件是比較強的，它有很多產品，用于標準單元、門陣列已可實現交互布線。最有名的是Cadence spectra，它原來是用于PCB布線的，后來Cadence把它用來作IC的布線。其主要工具有：Cell3，Silicon Ensemble-標準單元布線器；Gate Ensemble-門陣列布線器；Design Planner-布局工具。其它各EDA軟件開發公司也提供各自的布局布線工具。
⑤物理驗證工具
物理驗證工具包括版圖設計工具、版圖驗證工具、版圖提取工具等等。這方面Cadence也是很強的，其Dracula、Virtuso、Vampire等物理工具有很多的使用者。
⑥模擬電路仿真器
前面講的仿真器主要是針對數字電路的，對于模擬電路的仿真工具，普遍使用SPICE，這是唯一的選擇。只不過是選擇不同公司的SPICE，像MiceoSim的PSPICE、Meta Soft的HSPICE等等。HSPICE現在被Avanti公司收購了。在眾多的SPICE中，HSPICE作為IC設計，其模型多，仿真的精度也高。
2.4 PLD設計工具
PLD（Programmable Logic Device）是一種由用戶根據需要而自行構造邏輯功能的數字集成電路。目前主要有兩大類型：CPLD（Complex PLD）和FPGA(Field Programmable Gate Array)。它們的基本設計方法是借助于EDA軟件，用原理圖、狀態機、布爾表達式、硬件描述語言等方法，生成相應的目標文件，最后用編程器或下載電纜，由目標器件實現。生產PLD的廠家很多，但最有代表性的PLD廠家為Altera、Xilinx和Lattice公司。
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