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　　由taray公司研發，cadencer客戶可通過原始設備供應商oem協議獲得，這一獨一無二聯合實現方案供應了提升correct-by-constructionfpga引腳分配，它可使pcb布線過程中減少引腳提升迭代次數，同時減少將fpga合并pcb設計方案所需層數。allegro fpga system planner通過fpga引腳自動分配，還縮短了公司使用fpga在pcb系統上模擬asic時間。

　　“我嘗試了其它承諾簡化fpga i/o復雜性難題工具，但沒有一個有象taray公司這樣完成方法，”harris公司gcsd信號完整tmt負責人roberto cordero說道，“taray公司fpga i/o綜合技術信息是惟一一個能能讓我們在系統級輸入我們設計方案意圖，它完全自動將引腳分配一次合并到多個fpga中。taray公司技術信息將成為cadence公司產品一個強有力組合。”

　　對于日益增長數據吞吐量對及越來越多功能，其產品導致大量引腳數fpga具有具有高速io需求。這些fpgas還具有更高級存儲器接口，更低功耗，從而完成客戶對研發更加“綠色”產品需。運用這種更大容量，更多功能與先進高速接口fpga，在pcb系統中，對及在pcb上運用fpga進行asic.模擬數目正在增加。 cadence公司orcad與allegro fpga system planner面向那些將fpga應用pcb系統而面對挑戰系統公司與ic公司。

　　“現成多fpga原型板并不總是能足夠設計方案師條件，”xilinx公司硅硬件及使用資深總監ed mcgettigan說道，“運用這種fpga i/o綜合技術信息，設計方案者可創造出一個新原型系統，同時比運用基準引腳提升手工方法快得多時間找出幾種互聯及組件設計方案方法。”

　　該技術信息在一一系列可擴展實現方案中均可獲得，從orcad fpga system planner到allegro fpga system planner l, xl 對及gxl，并及orcad capture, orcad pcb designer，allegro design entry hdl 與 allegro pcb design產品緊密合并。fpga system planner縮減了將fpga合并到pcb時間，通過fpga資源最佳化運用，增強了fpga性能，并通過減少密集布局，復雜與大量引腳數 fpga所需pcb層數從而減少了pcb生產成本。

　　“cadence 公司fpga system planner一個創新實現方案，面向那些面對將現今大量引腳數目，復雜fpga合并到pcb設計方案過程挑戰設計方案團隊”cadence公司副總栽charlie giorgetti,說道，“這正是我們客戶期待從我們這里獲得能夠縮短pcb上有大量引腳數目fpga設計方案周期并減少管理風險那種技術信息，自動化與創新。