電源總線上大量的電流瞬變增加了FPGA設計的復雜性。這種電流瞬變通常與SSO/SSN有關。插入電感非常小的電容器將提供局部高頻能量，可用來消除電源總線上的開關電流噪聲。這種防止高頻電流進入器件電源的去耦電容必須非常靠近FPGA(小于1cm)。有時會將許多小電容并聯(lián)到一起作為器件的局部能量存儲，并快速響應電流的變化需求。

　　總的來說，去耦電容的布線應該絕對的短，包括過孔中的垂直距離。即便是增加一點點也會增加導線的電感，從而降低去耦的效果。

　　圖3-典型的PCB疊層和設計要素(注意BGA焊盤要偏離于過孔)。

　　其他技術

　　隨著信號速度的提高，要在電路板上輕松地傳輸數(shù)據(jù)變得日益困難。可以利用其他一些技術來進一步提升PCB的性能。

　　首先也是最明顯的方法就是簡單的器件布局。為最關鍵的連接設計最短和最直接的路徑已經(jīng)是常識了，但不要低估了這一點。既然最簡單的策略可以得到最好的效果，何必還要費力去調整板上的信號呢？

　　幾乎同樣簡要的方法是要考慮信號線的寬度。當數(shù)據(jù)率高達622MHz甚至更高時，信號傳導的趨膚效應變得越發(fā)突出。當距離較長時，PCB上很細的走線(比如4個或5個mil)將對信號形成很大的衰減，就像一個沒有設計好的具有衰減的低通濾波器一樣，其衰減隨頻率增加而增加。背板越長，頻率越高，信號線的寬度應越寬。對于長度大于20英寸的背板走線，線寬應該達到10或12mil。

　　通常， 板子上最關鍵的信號是時鐘信號。當時鐘線設計得太長或不好的話，就會為下游放大抖動和偏移，尤其是速度增加的時候。應該避免使用多個層來傳輸時鐘，并且不要在時鐘線上有過孔，因為過孔將增加阻抗變化和反射。如果必須用內(nèi)層來布設時鐘，那么上下層應該使用地平面來減小延遲。當設計采用FPGA PLL時，電源平面上的噪聲會增加PLL抖動。如果這一點很關鍵，可以為PLL創(chuàng)建一個“電源島”，這種島可以利用金屬平面中的較厚蝕刻來實現(xiàn)PLL模擬電源和數(shù)字電源的隔離。

 

差分走線設計建立在阻抗受控的PCB原理上。其模型有點像同軸電纜。在阻抗受控的PCB上，金屬平面層可以當作屏蔽層，絕緣體是FR4層壓板，而導體則是信號走線對(見圖1)。FR4的平均介電常數(shù)在4.2到4.5之間。由于不知道制造誤差，有可能導致對銅線的過度蝕刻，最終造成阻抗誤差。計算PCB走線阻抗的最精確方法是利用場解析程序(通常是二維，有時候用三維)，它需要利用有限元對整個PCB批量直接解麥克斯韋方程。該軟件可以根據(jù)走線間距、線寬、線厚以及絕緣層的高度來分析EMI效應。

　　圖1：同軸電纜和PCB的比較。

　　100Ω特征阻抗已經(jīng)成為差分連接線的行業(yè)標準值。100Ω的差分線可以用兩根等長的50Ω單端線制作。由于兩根走線彼此靠近，線間的場耦合將減小線的差模阻抗。為了保持100Ω的阻抗，走線的寬度必須減小一點。結果，100Ω差分線對中每根線的共模阻抗將比50歐略為高一點。

　　理論上走線的尺寸和所用的材料決定了阻抗，但過孔、連接器乃至器件焊盤都將在信號路徑中引入阻抗不連續(xù)性。不用這些東西通常是不可能的。有時候，為了更合理的布局和布線，就需要增加PCB的層數(shù)，或者增加像埋孔這類功能。埋孔只連接PCB的部分層，但是在解決傳輸線問題的同時，也增加了板子的制作成本。但有時候根本沒有選擇。隨著信號速度越來越快，空間越來越小，像對埋孔這類的額外需求開始增加，這些都應成為PCB解決方案的成本要素。