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Synopsys Prime Time靜態(tài)時(shí)序分析?

為了幫助工程師進(jìn)一步全面系統(tǒng)地理解Prime Time的概念與方法，學(xué)習(xí)并掌握Synopsys公司的靜態(tài)時(shí)序分析工具，國(guó)家集成電路設(shè)計(jì)西安產(chǎn)業(yè)化基地EDA培訓(xùn)中心將于近日舉辦Prime Time培訓(xùn)。靜態(tài)時(shí)序分析技術(shù)是一種窮盡分析方法，用以衡量電路性能。在功能和性能上滿足全片分析的目的，支持片上系統(tǒng)設(shè)計(jì)，即它為很快滿足設(shè)計(jì)時(shí)序要求取得了突破，能提供百萬門級(jí)設(shè)計(jì)所要求的性能，并在一個(gè)合理的時(shí)間內(nèi)分析設(shè)計(jì)，而且它帶有先進(jìn)的時(shí)序分析技術(shù)和可視化的特性，用于全芯片驗(yàn)證。

●? 主要內(nèi)容：
1. 闡述了靜態(tài)時(shí)序分析的三個(gè)步驟，四個(gè)類型的時(shí)序路徑及各路徑之間的約束。
2. 討論了用于計(jì)算時(shí)鐘網(wǎng)絡(luò)延遲、外部時(shí)鐘延遲、驗(yàn)證設(shè)計(jì)的小時(shí)鐘脈沖寬度、對(duì)門控時(shí)鐘進(jìn)行檢查及在已有時(shí)鐘的基礎(chǔ)上定義一個(gè)新的時(shí)鐘命令。
3. 明確了例外時(shí)間（Timing Exceptions）的定義，討論了例外時(shí)間的范圍，給出了多路徑及其規(guī)范，提供了多路徑的約束。
4. 高效的靜態(tài)時(shí)序分析方式，包括瓶頸、多事件及同時(shí)發(fā)生的事件大、小值分析等。 5. 闡述了為任何設(shè)計(jì)目標(biāo)列表應(yīng)用程序?qū)傩缘拿�令，用于從一個(gè)設(shè)計(jì)對(duì)象上找到其屬性的兩種命令，允許創(chuàng)建自己的Prime Time命令。
6. 定義了時(shí)間模式、討論了在靜態(tài)時(shí)序分析中用時(shí)間模式的益處、Prime Time支持的三種時(shí)間模式及用時(shí)間模式修改link_path變量。
7．闡述了物理時(shí)間被應(yīng)用在頂層綜合時(shí)的原因、SDF的定義及在Prime Time中認(rèn)可的三種寄生模式。

ModelSim高級(jí)調(diào)試功能做HDL仿真?

為了幫助工程師進(jìn)一步全面系統(tǒng)地理解ModelSim仿真的概念與方法，學(xué)習(xí)并掌握Mentor公司的相關(guān)仿真工具，國(guó)家集成電路設(shè)計(jì)西安產(chǎn)業(yè)化基地EDA培訓(xùn)中心將于近日舉辦Mentor ModelSim培訓(xùn)。
　　?ModelSim是業(yè)界優(yōu)秀的HDL語言仿真器之一，它提供友好的調(diào)試環(huán)境，支持PC和UNIX平臺(tái)，是唯一的單一內(nèi)核支持VHDL和Verilog混合仿真的仿真器。ModelSim是作FPGA、ASIC設(shè)計(jì)的RTL級(jí)和門級(jí)電路仿真的首選，在業(yè)界一直保持在VHDL和VHDL/Verilog混合語言功能仿真器市場(chǎng)占有率第一的位置，在Verilog市場(chǎng)也有相當(dāng)高的市場(chǎng)占有率。
???? 本課程讓學(xué)員們首先熟悉ModelSim基本概念，并且進(jìn)一步學(xué)習(xí)ModelSim的高級(jí)調(diào)試概念和技巧，充分和有效地發(fā)揮ModelSim的各項(xiàng)功能，分析和調(diào)試數(shù)字電路設(shè)計(jì)。通過運(yùn)用各種方法和調(diào)試手段，學(xué)習(xí)如何產(chǎn)生高性能的仿真模型，得到更可靠的設(shè)計(jì)結(jié)果。您將面對(duì)一個(gè)真實(shí)的富有挑戰(zhàn)的設(shè)計(jì)，在高質(zhì)量的測(cè)試平臺(tái)上用測(cè)試矢量去仿真和分析它，并用系統(tǒng)的方法去解決問題。
　　●　在這次課程中可以學(xué)到：
　　　◎　ModelSim的基本概念和流程；
　　　◎ 高級(jí)的調(diào)試概念和方法；
　　　◎ 運(yùn)用Debug Detective;
　　　◎ 產(chǎn)生和比較多個(gè)數(shù)據(jù)庫；
　　　◎ 運(yùn)用“虛擬對(duì)象”去調(diào)試設(shè)計(jì)；
　　　◎ 用Tcl/Tk控制設(shè)計(jì)和ModelSim環(huán)境；
　　　◎ 調(diào)試多種類型的設(shè)計(jì)錯(cuò)誤；
　　　◎ 測(cè)定設(shè)計(jì)的“代碼覆蓋率”；
　　　◎ 用“Signal Spy”實(shí)現(xiàn)高級(jí)探查；
　　　◎ 應(yīng)用先進(jìn)的波形比較功能；
　　　◎ 分析和提高設(shè)計(jì)及終產(chǎn)品的性能，從抽象描述到門級(jí)實(shí)現(xiàn)；
　　●　適合的聽眾：
　　??◎ 在系統(tǒng)設(shè)計(jì)、硬件設(shè)計(jì)或軟件設(shè)計(jì)中將用到VHDL、Verilog或VHDL/Verilog 混合HDL語言進(jìn)行仿真和分析的工程師；
　??●　需要的知識(shí)：
　　　◎ VHDL或Verilog硬件描述語言；
　　　◎ HDL語言功能仿真的基本概念